Аннотация результатов, полученных в 2018 году
Одной из тенденций в развитии считывающей электроники является оцифровка аналоговых сигналов на самой ранней стадии с их последующей цифровой обработкой. Использование цифровой обработки позволяет фильтровать данные, удалять неинформативные или испорченные данные, обнаруживать наложения, восстанавливать базовую линию и вычислять время прихода и амплитуду сигнала. Функции цифровой обработки обычно назначаются удаленной системе сбора данных, оставляя считывающей электронике функции непосредственно съема заряда с детектора, аналого-цифрового преобразования и передачи необработанных данных по высокоскоростному интерфейсу. При этом поток данных, передаваемых из одной считывающей многоканальной микросхемы в систему сбора данных может достигать Гбит/с. Передача такого объема данных приводит к необходимости использования специализированной элементной базы и дорогостоящих линий связи, а также накладывает определенные требования к системе сбора данных. Для уменьшения потока выходных данных, требуется избирательная цифровая обработка сигналов, встроенная в считывающую электронику. Проект посвящен разработке алгоритма восстановления формы сигнала по заданным цифровым отчетам и нахождения максимальной амплитуды сигнала и времени происхождения события, а также его апробации в составе специализированной интегральной микросхемы считывания. Вычисление максимальной амплитуды сигнала внутри микросхемы позволит существенно сократить выходной поток данных, без потери в точности определения амплитуды сигнала. Для обнаружения максимума сигнала внутри микросхемы считывания с высоким разрешением (например, 10 бит) для быстрого сигнала (сигнала, поступающего от усилителя-формирователя со временем пика 100 нс), частота дискретизации АЦП должна быть очень высокой - не менее 100 МГц. В этом случае высокоскоростной АЦП будет иметь высокое энергопотребление, что является несовместимым с малопотребляющим считывающим каналом. Для определения максимума сигнала с необходимой точностью (амплитудным разрешением) предлагается использовать операцию интерполяции. Интерполяция позволяет найти уравнение кривой, которая проходит через заданный набор точек. Зная уравнение кривой, можно рассчитать значения функции в промежуточных точках в области искомого максимума сигнала. Это позволит найти пик с необходимой точностью, снизить требуемую частоту дискретизации АЦП и, наконец, минимизировать объем выходных данных микросхемы и, соответственно, необходимую скорость их передачи. Для выбора оптимального алгоритма интерполяции было проведено сравнение известных алгоритмов. Для этого были сформированы выходные сигналы усилителя-формирователя с постоянной времени 100 нс, из которых были сделаны выборки значений с частотами дискретизации от 20 до 40 МГц с шагом 5 МГц. На основе полученных выборок вычислялась интерполяционная функция. Затем вычислялись ее значения в дополнительных точках и максимальное из полученных значений сравнивалась с реальной амплитудой входного сигнала. Наименьшую ошибку при определении максимума сигнала показал алгоритм интерполяции полиномами Лагранжа при выборке из 6 точек, расположенных слева и справа от искомого максимума. Соответственно это накладывает определенные ограничение на частоту дискретизации АЦП, которая должна быть достаточной, для получения 3-х точек до достижения сигналом максимума. Для апробации интерполятора в прототипной микросхеме выбрано время достижения максимума на выходе основного усилителя-формирователя – 200 нс. Соответственно, для достижения требуемой точности интерполяции, частота дискретизации АЦП должна быть больше 20 МГц. Количество дополнительных точек Nups, в которых вычисляется амплитуда сигнала, определяет коэффициент повышения частоты дискретизации АЦП в (Nups+1) раза. Требуемая точность определения максимума интерполятором меньше одного младшего значащего разряда достигается при расчете трех дополнительных точек (Nups=3), что соответствует увеличению частоты дискретизации АЦП в 4 раза. Для регистрации времени происхождения события обычно используется счетчик, который фиксирует временную отметку при пересечении сигнала порогом. При использовании интерполятора, предлагается фиксировать время прихода максимума. Для этого фиксируется время прихода отчета АЦП с максимальной амплитудой. После расчета максимума интерполятором, зная расположение точки найденного максимума, относительно точки с максимальной амплитудой из выборки, значение счетчика уточняется. Интерполятор был реализован в виде Verilog описания, для его последующей апробации в составе прототипной микросхеме считывания. Блок интерполятора выполняет следующие функции: 1) фильтрация данных АЦП по заданному коду порога; 2) обработка данных АЦП с использованием алгоритма восстановления формы сигнала по данным отсчётов, поступающих с АЦП для нахождения максимальной амплитуды сигнала (кода); 3) сквозная передача данных АЦП со входа на выход. Блок может работать в одном из двух режимов - а) обработки данных и б) сквозной передачи данных АЦП на выход. Ключевыми особенностями реализации блока являются конвейерная обработка данных и оптимизация операций деления на большие десятичные числа более 10000. При подсчёте максимума сигнала с использованием интерполяционного алгоритма необходимо подсчитать сумму произведений кодов отсчётов АЦП и весовых коэффициентов. Деление на большие десятичные числа является очень ресурсоемкой операцией. С целью оптимизации объёма оборудования, необходимого для реализации таких операций, десятичное деление было заменено на двоичное с соответствующей коррекцией значений весовых коэффициентов в полиноме Лагранжа. При незначительной потере точности вычислений (не более 0,1%) выигрыш по энергопотреблению составил 32%. Для отработки работы (функционирования) системы обработки сигналов до ее внедрения как составной части специализированной микросхемы считывания цифровая система была реализована (апробирована) на ПЛИС. В качестве платформы для апробации логического проекта была выбрана плата Kintex-7 KC705 Evaluation Kit фирмы Xilinx. Плата построена на базе производительной ПЛИС XC7K325T-2FFG900C серии Kintex-7. Тест показал для 10-ти разрядного кода в худшем случае отклонение рассчитанного значения от истинного в пределах 3 МЗР. Максимальная ошибка определения максимума без использования интерполятора при этом составила 13 МЗР. Для согласования требований к различным блокам разрабатываемой микросхемы между собой и отладки их взаимодействия была разработана поведенческая модель канала. Модель канала представляет собой описание блоков, входящих в состав канала на языке высокого уровня VerilogA. Канал состоит из предусилителя (зарядочувствительного усилителя), двух усилителей-формирователей, выходного ключа и АЦП. Предусилитель (ЗЧУ) обеспечивает первичное усиление сигналов обеих полярностей с номинальным коэффициентом усиления 2 мВ/фКл. После ЗЧУ сигнал обрабатывается формирователем. Первый усилитель-формирователь состоит из интегратора с балансным плечом и дифференциального усилителя с функцией интегрирования. Второй усилитель-формирователь имеет полное дифференцирование и первый порядок интегрирования. Для проверки работоспособности интерполятора в составе канала было проведено моделирование модели аналогового канала совместно с Verilog описанием системы обработка сигналов. Результаты моделирования показали максимальную ошибку при определении максимума в 3 МЗР при работе интерполятора на сигнал усилителя-формирователя с временем достижения максимума 100 нс, и 1 МЗР при работе на усилитель-формирователь с временем достижения максимума в 200 нс. Результаты были получены при работе канала с 10-битным АЦП на частоте 25 МГц. Были разработаны следующие блоки, входящие в состав канала разрабатываемой микросхемы считывания: предусилитель, предназначен для преобразования заряда детектора в выходное напряжение; усилители-формирователи с разными постоянными времени, необходимые для формирования формы сигнала и фильтрации шумов; 10 битный АЦП, построенный по архитектуре последовательного приближения MCS (англ. Merged Capacitor Switching) и имеющий частоту дискретизации 25 МГц при потреблении 3,9 мВт; приемник и передатчик стандарта SLVS для обмена данными и ФАПЧ для генерации высокой частоты. Разрабатываемая микросхема предназначена для считывания сигналов GEM детекторов. Прототипная версия микросхемы содержит 8 аналоговых каналов считывания, предназначенных для обработки сигналов обеих полярностей с диапазоном 100 фКл и максимальной емкостью детектора 100 пФ, 10-битный АЦП для каждого канала и систему цифровой обработки сигнала. После усиления и фильтрации детекторного сигнала в аналоговом канале, сигнал подается на вход АЦП. АЦП преобразовывает сигнал с максимальной частотой дискретизации 25 МГц. В тестовом режиме цифровые данные из АЦП сериализируются и выводятся из микросхемы при помощи дифференциальных SLVS передатчиков с максимальной частотой 320 МГц. Для каждого канала предусматривается один SLVS передатчик. В рабочем режиме, данные из АЦП всех каналов, обрабатываются интерполятором, сериализуются и выводятся по одному SLVS передатчику. Для управления режимами работы микросхемы используется медленный последовательный интерфейс. Для задания тактовых сигналов в микросхеме используется SLVS приемник и блок генерации частот (PLL). Для реализации проекта была выбрана КМОП технология компании UMC (Тайвань) с проектной нормой 180 нм, что обусловливается технико-экономическими показателями. В частности при разработке считывающих микросхем, предназначенных для считывания сигнала с детектора относительно большой емкости, в данном случае 100 пФ, аналоговая часть микросхемы занимает существенную площадь (входной транзистор предусилителя должен иметь ширину канала порядка нескольких мм) и не может быть эффективно масштабируема в более современных технологиях, что приводит к высокой стоимости прототипирования, без улучшения характеристик аналоговых узлов. Выбранная технология позволяет обеспечить все требуемые параметры (в первую очередь, по потреблению и динамическому диапазону (шумам)), имеет хорошо выверенные (достоверные) библиотеки элементов для моделирования и предполагает на сегодняшний день относительно недорогое мелкосерийное производство. Для передачи микросхемы на изготовление был сгенерирован файл в промышленном формате GDS2. Спроектированная топология прототипной микросхемы имеет размер 1525 мкм x 3240 мкм и содержит 84 контактных площадки.

Аннотация результатов, полученных в 2019 году
Целью проекта является разработка и апробация системы цифровой обработки сигналов в специализированной интегральной микросхеме для многоканальных детекторов, предназначенной для амплитудных измерений. Целью второго этапа проекта являлось исследование разработанного прототипа интегральной микросхемы и разработка второй версии с необходимыми изменениями. Для проведения исследования экспериментальных образцов была разработана и изготовлена тестовая печатная плата и собран тестовый стенд. Исследование первой версии микросхемы позволило выявить некоторые недостатки в работе аналогового канала, в частности необходимость калибровки усиления и постоянной времени, а также некорректный статический режим блока SLVS передатчика. Эти недостатки были исправлены в новой полномасштабной версии микросхемы, подготовленной к изготовлению. Разрабатываемая микросхема предназначена для считывания сигналов GEM детекторов, ее первая версия содержит: 8 аналоговых каналов считывания, предназначенных для обработки сигналов обеих полярностей с диапазоном 100 фКл и максимальной емкостью детектора 100 пФ; 10-битный АЦП для каждого канала; систему цифровой обработки сигнала; интерфейс управления и вывода данных. Система цифровой обработки предназначена для вычисления максимальной амплитуды сигнала, поступающего с детектора. Принцип действия цифровой обработки сигнала основан на интерполяции по алгоритму Лагранжа. Интерполяция позволяет вычислять значения амплитуды сигнала в промежуточных точках между отчетами АЦП, что снижает требования к частоте дискретизации АЦП при сохранении точности определения максимальной амплитуды сигнала. Определение максимума сигнала непосредственно в микросхеме считывания, без передачи этой функции удаленной системе, позволяет существенно сократить объем передаваемых данных и соответственно снизить требования к скорости их передачи, а также существенно уменьшить потребляемую мощность встроенных в микросхему высокоскоростных передатчиков. Реализованный интерполятор сохраняет данные поступающие из АЦП в кольцевом буфере на 6 слов и анализирует последовательность полученных отсчетов. Данные в кольцевом буфере обновляются каждый последующий отсчет АЦП и расчет максимума начинается только после выполнения поиска максимума. Когда условие поиска максимума выполняется, осуществляется последовательный расчет промежуточных точек по Лагранжу и сравнение их значений с максимумом. За начальный максимум берется первая точка в выборке. Если рассчитанное значение в точке больше максимального, то максимуму присваивается текущее рассчитанное значение. Если же значение в точке меньше максимума, то делается вывод о том, что точка находится на спаде кривой и максимум уже найден, цикл поиска максимума завершается. Ключевыми особенностями реализации блока интерполятора являются конвейерная обработка данных и оптимизация математических операций. Вещественная математика была сведена к операциям над целыми числами. При этом были пересчитаны весовые коэффициенты полинома Лагранжа для того чтобы заменить целочисленное деление на сдвиг. Вычисления производятся над числами разрядности 14 бит. При этом два дополнительных младших бита уменьшают ошибку округления промежуточных результатов, два старших дополнительных бита защищают от переполнения при операциях сложения/вычитания. Вещественные значения весовых коэффициентов так же были переведены в 14 разрядные целые числа. Одним из недостатков разработанной цифровой системы обработки, выявленных при моделировании, является некорректная работа при поступлении на вход данных от наложенных сигналов. Для того, чтобы исправить этот недостаток в систему был добавлен цифровой фильтр, работающий на принципе деконволюции. Цифровой фильтр деконволюции восстанавливает истинную форму сигнала после его искажения линейной системой (интегрирования и дифференцирования в аналоговом канале). Так как исходный сигнал короткий, то применив деконволюцию возможно разделить наложенные сигналы друг от друга, что позволит сохранить полезные данные в системе. При этом точность определения амплитуды сигнала зависит от отношения постоянной времени усилителя-формирователя и частоты дискретизации АЦП. Ожидаемая ошибка при определении амплитуды наложенных сигналов составит не более 0,5 %. Для проверки работы фильтра деконволюции в реальной системе была создана поведенческая модель блока фильтра. Фильтр представляет собой КИХ-фильтр, коэффициенты которого рассчитаны для выходного сигнала УФ с постоянной времени 200 нс и частотой дискретизации АЦП 25 МГц. Фильтр встроен в доработанную версию микросхемы, запуск которой в производство планируется на третьем этапе работы.

Аннотация результатов, полученных в 2020 году
В течении отчетного периода проведено исследование опытных образцов микросхем и на основании полученных результатов были внесены коррективы в разработанную полномасштабную версию микросхемы: - Доработан цифровой фильтр, предназначенный для разделения наложенных сигналов. Введен тестовый режим, в котором выводится весь поток данных, поступающих из фильтра. Данный режим необходим для анализа влияния параметров канала на работу фильтра, а также для проверки правильности работы фильтра. При работе с наложенными сигналами на выходе фильтра должны быть сгенерированы отсчеты, по форме совпадающие с исходным токовым импульсом. Так как импульс тока короткий, на уровне 100 нс, а частота дискретизации АЦП составляет 25 МГц, т.е. отсчеты появляются каждые 40 нс, на выходе фильтра должно быть сформировано 2 или 3 ненулевых отсчета, для каждого импульса. По умолчанию за искомую амплитуду сигнала берется отсчет с наибольшей амплитудой, умноженный на поправочный коэффициент. Для повышения точности получения максимальной амплитуды, необходимо обрабатывать эти данные, например, с помощью интерполяции. - Разработан детектор наложений. Детектор наложений работает по следующей логике: при сумме значений трех отсчетов, превышающих сумму предыдущих трех отсчетов умноженную на подстроечный коэффициент, генерируется сигнал индикации наложения. Подстроечный коэффициент загружается через конфигурационный регистр. - Предусмотрен режим автоматической работы системы цифровой обработки сигналов. При детектировании наложений данные будут выводится с цифрового фильтра, при отсутствии наложений с интерполятора. Таким образом была разработана система цифровой обработки сигнала, содержащая детектор наложений, интерполятор и цифровой фильтр. Система позволяет с высокой точностью определять амплитуду сигналов в рабочем режиме и сохранить полезную информации при наложениях. После внесения изменений был подготовлен GDSII файл, для передачи микросхемы в производство. Полномасштабная версия микросхемы была передана в производство 20 июля 2020 года, опытные образцы были получены в марте 2021 года. Изготовление было осуществлено по программе MPW компании Europractice. Программа MPW позволяет разделить стоимость изготовления фотошаблонов и проведения технологических операций между несколькими участниками, что существенно снижает стоимость производства. Опытные образцы были размещены в керамические корпуса CPGA120. Для проверки функционирования основных блоков микросхемы и системы в целом была разработана программа лабораторного исследования микросхемы. Из-за изменений, внесенных в микросхему, в частности добавления параллельного выходного интерфейса и новых блоков, а также изменения назначения контактных площадок, схема печатной платы была изменена. Для повышения качества и удобства тестирования на печатную плату был добавлен FMC разъем, для соединения печатной платы с платой ПЛИС KC705 (Kintex 7). Для KC705 было разработано программное обеспечение, позволяющее собирать, хранить и передавать по Ethernet интерфейсу в удаленный ПК информацию от тестируемой микросхемы, а также управлять ей. Для этого на ПЛИС была разработана система сбора данных, включающая в себя модули приема посылок передатчиков микросхемы, модули формирования пакетов из принятых посылок, загрузки пакетов в память DDR3, управляющее микропроцессорное IP-ядро Microblaze и систему передачи данных из памяти на ПК по высокоскоростному протоколу Ethernet. Считывание данных осуществлялось в параллельном режиме (прямой доступ к памяти, DMA) для отслеживания межканальных шумов и наводок. Управление и настройка системы осуществлялась с использованием операционной системы реального времени FreeRTOS. Управление тестируемой микросхемой осуществляется также по Ethernet интерфейсу с использованием программного обеспечения, разработанного для ПК в среде Qt. Также в схему стенда входил осциллограф Keysight MSOS204A, генератор сигналов специальной формы Keysight 81160A, источник питания Keysight E3631A и логический анализатор Agilent 16802A Было проведено исследование опытных образцов микросхемы в соответствии с разработанной программой тестирования. Исследование показало работоспособность аналогового канала, АЦП, интерполятора, интерфейсных узлов и цифровой системы. Исследование интерполятора показало ошибку в определении максимума сигнала в 3 МЗР. Исследование цифровой системы выявило точность определения максимума наложенных сигналов - на уровне 20 МЗР. В тестовом режиме, при генерации сырых данных от цифрового фильтра и их постобработки с использованием интерполяции, точность определения максимума повышается до 3 МЗР. Таким образом для достижения более высокой точности работы цифровой системы в нее необходимо встроить обработку данных цифрового фильтра. Другой особенностью работы цифрового фильтра является необходимость подбора его коэффициентов, что связано с разбросом пассивных элементов канала.